High Performance Computing for Automotive

High Performance Computing for Automotive
Computer auf Rädern. So stellt man sich heute Autos vor. Praktisch alles, was in einem Fahrzeug passiert, wird von einem Mikrocontroller überwacht und gesteuert, vom Öffnen der Fenster bis zur Berechnung des optimalen Kraftstoff-Luft-Gemischs für den aktuellen Drehmomentbedarf. Doch der Anteil der Rechenleistung, der in Fahrzeugen zum Einsatz kommt, ist erst ansatzweise bekannt.
 
Anstieg der autonomen Fahrzeuge L3 und robotaxis
 
Das Zeitalter des autonomen Fahrens bricht an und bringt eine neue Ära von Rechenanforderungen für die Automobilindustrie mit sich. Automatisierte Autos benötigen umfangreiche Sensoren, um die Umgebung zu scannen und das Auto mit den Daten zu versorgen, die es benötigt, um das menschliche Fahren zu emulieren. Der IDTechEx-Bericht "Autonome Autos, Robotaxis und Sensoren 2024-2044" zeigt, dass führende SAE Level 4 Robotaxis bis zu 40 einzelne Sensoren haben. In Verbindung mit der bevorstehenden Einführung automatisierter Technologien auf dem Fahrzeugmarkt wird dies zu einem 10-jährigen CAGR von 13 % auf dem Markt für Automobilsensoren führen. Sensoren allein sind jedoch nahezu nutzlos ohne Hochleistungsrechner, die ihre Daten verarbeiten und ein 3D-Rendering der Umgebung erstellen, um die programmierte Fahrstrategie des Fahrzeugs zu unterstützen.
 
Das Hochleistungsrechnen (High Performance Computing, HPC) nimmt die Echtzeitdaten aus dem Sensorarray auf und führt mehrere wichtige Prozesse durch. Zwei zentrale Herausforderungen sind die Sensorfusion und die Objektklassifizierung, und es herrscht Uneinigkeit über die Reihenfolge, in der diese Prozesse durchgeführt werden. Einige sind der Meinung, dass eine frühzeitige Fusion am besten ist, bei der alle Sensordaten zu einem 3D-Rendering der Szene kombiniert werden, und dann ein KI-Algorithmus, der von der HPC-Einheit des Fahrzeugs ausgeführt wird, jedes erkannte Objekt identifiziert und kennzeichnet. Andere sind der Meinung, dass von jedem Sensor eine Objektliste erstellt werden sollte und die Ergebnisse dann zusammengeführt werden. Dies hat den Vorteil, dass man die Erkennungen der einzelnen Sensoren miteinander vergleichen und auf Übereinstimmung prüfen kann. Der Nachteil dabei ist jedoch, dass es schwierig ist, Diskrepanzen zwischen den Objektlisten der verschiedenen Sensoren zu behandeln.
 
Der autonome SOC für Datenverarbeitung
 
Quelle: IDTechEx
 
Unabhängig davon, ob die späte oder die frühe Fusion verwendet wird, muss der HPC immer noch viele Daten in Form von Bildverarbeitung und der Ausführung von Algorithmen der künstlichen Intelligenz für die Bildklassifizierung und die Fahrstrategie verarbeiten. Die Schlüsselkomponenten zur Bewältigung dieser Aufgaben sind Grafikprozessoren (GPUs), Rechenprozessoren (CPUs) und Arbeitsspeicher. Normalerweise handelt es sich dabei um getrennte Komponenten; die spezifischen HPC-Anforderungen für autonome Fahrzeuge haben jedoch dazu geführt, dass sie auf einzelnen Chips, den so genannten SOCs (Systems on Chips), kombiniert werden. Diese vereinen GPUs, CPUs, RAM und mehr auf einem einzigen Stück Silizium. Das ideale SOC kann Daten von allen Sensoren des autonomen Fahrzeugs aufnehmen, verarbeiten, alle erkannten Objekte identifizieren und klassifizieren und eine Reihe von Lenk-, Gas- und Bremsvorgängen entsprechend der Fahrstrategie ausführen. Der SOC ist also für das gesamte autonome Fahrsystem verantwortlich.
 
All diese Funktionen auf einem einzigen Chip zu vereinen, ist der Schlüssel zur Erfüllung der Rechenanforderungen des autonomen Fahrens. Da die physische Trennung nahezu aufgehoben ist, können die einzelnen Teile des Chips Daten mit einer Latenzzeit von nahezu Null, nahezu ohne Rauschen und mit großer Bandbreite austauschen. Dies steht im Gegensatz zu diskreten Komponenten, die über eine Leiterplatte verteilt sind, wobei mehr Schnittstellen und mehr Datenspuren Rauschen und Latenz verursachen.
 
GPUs sind ein wichtiger Teil des Puzzles. Ihre Bildverarbeitungsfähigkeiten in Kombination mit ihrer Eignung zur Ausführung von KI-Algorithmen durch Deep Learning und neuronale Netze machen sie zu einem Eckpfeiler des SOC. Aus diesem Grund sehen wir Nvidia im Bereich der autonomen Fahrzeuge auf dem Vormarsch. Nvidia blickt auf eine lange Geschichte in der Entwicklung von Grafikprozessoren für grafische Anwendungen im Computerbereich zurück und war in der Lage, sein Know-how in die Automobilindustrie einzubringen. Die Xavier- und Orin-Plattformen von Nvidia haben sich als Grundpfeiler der Rechenleistung in autonomen Fahrzeugen erwiesen.
 
Mobileye ist ein weiteres Unternehmen, das in dieser Branche Pionierarbeit geleistet hat. Das 1999 gegründete Unternehmen hat sich schnell einen Namen gemacht und das Interesse von Intel geweckt, was zu einer Übernahme führte. Jetzt ist es wieder an der Börse und hat seinen Weg in viele Verbraucherfahrzeuge gefunden, die ADAS-Anwendungen antreiben.
 
Mobileye und Nvidia haben in letzter Zeit ihre Rechenleistung erhöht und sind von einigen TOPS (Terra-Operationen pro Sekunde) zu Dutzenden von TOPS, jetzt Hunderten von TOPS und bald Tausenden von TOPS übergegangen. Diese Verbesserungen werden vor allem durch die Einführung immer kleinerer Knotengrößen von führenden Foundries wie TSMC und Samsung erreicht. Sie haben diese Verbesserungen durch kleinere Knotentechnologien ihrer unterstützenden Foundries vorangetrieben.
 
Wachsende Halbleitertechnologien
 
Gießerei-Technologien. Quelle: IDTechEx
 
In den letzten Jahren hat IDTechEx beobachtet, dass Mobileye, Nivida und andere von 28nm im Jahr 2018 zu 7nm FinFET-Lösungen und darunter im Jahr 2021 übergehen. Allerdings produzieren die Foundries jetzt Sub-5nm-Technologien und gehen in Zukunft zu Sub-1nm-Technologien über. IDTechEx hat festgestellt, dass mit jeder Halbierung der Node-Technologie die Rechenleistung um den Faktor 10 zunimmt. Eine Beziehung, die im IDTechEx-Bericht "Halbleiter für die Automobilindustrie 2023-2033" explizit dargestellt wird. Die Jagd nach immer kleineren Knotengrößen wird jedoch immer teurer. Ein einziger 300-mm-Wafer der 3-nm-Technologie von TSMC kostet etwa 20.000 US-Dollar, und dieser Preis wird weiter steigen, da Sub-3-nm-Technologien in einer Vielzahl von Branchen nachgefragt werden, von normalen Computeranwendungen wie Telefonen, Laptops und PCs bis hin zur neuen Nachfrage aus dem Automobilsektor.
 
SOC-Leistung in der Automobilindustrie (TOPs). Quelle: IDTechEx
 
Daher müssen HPC-Entwickler im Automobilbereich darüber nachdenken, wie sie bestehende Technologien optimieren können, um die bestmögliche Leistung zu erzielen. Ein Ansatz, den IDTechEx beobachtet, ist ein verstärkter Fokus auf künstliche Intelligenz (KI), neuronale Netze (NN) und Deep Learning (DL) Beschleuniger. Diese nutzen neue, KI-gestützte Datenverarbeitungsstrategien, die die Abhängigkeit von den klassischen Ansätzen der GPU verringern. Dadurch kann die Leistung des Chips sehr kostengünstig gesteigert werden, was weniger Investitionen in kleinere Knotenpunkttechnologien erfordert und sogar einen allgemeinen Effizienzvorteil mit sich bringt. IDTechEx beobachtet, dass KI in den SOC-Blockdiagrammen führender Tier-2-Unternehmen wie Mobileye und Renesas immer häufiger zu finden ist. Ein besonders interessanter Kandidat ist jedoch Recogni. Recogni ist ein Start-up-Unternehmen, das einen KI-Beschleuniger für SOC-Anwendungen für autonomes Fahren entwickelt hat, der bahnbrechende Rechenleistung und Effizienz verspricht.
 
Trotz der Verkleinerung der Knoten und einfallsreicher KI-Lösungen ist in der Computerchip-Industrie immer noch eine Verlangsamung des Entwicklungstempos zu beobachten. Das Mooresche Gesetz besagt, dass sich die Rechenleistung alle zwei Jahre verdoppeln sollte, eine jahrzehntealte empirische Formel, die bis vor kurzem Gültigkeit hatte. Einige sagen, dass sich das Mooresche Gesetz allmählich verlangsamt, da die Industrie mit immer schwierigeren technologischen Herausforderungen konfrontiert wird, um immer kleinere inkrementelle Fortschritte zu erzielen. Andere sagen, das Mooresche Gesetz sei tot.
 
Eine herausragende Lösung zur Bewältigung der Verlangsamung des Mooreschen Gesetzes und des erheblichen Anstiegs der Herstellungskosten monolithischer integrierter Schaltungen (ICs) ist das Konzept der "Chiplets". Das Kernkonzept der Chiplets besteht darin, einen monolithischen IC in verschiedene Funktionsblöcke zu zerlegen, diese Blöcke in separate Chiplets umzuwandeln und sie anschließend auf der Verpackungsebene wieder zusammenzusetzen. Das ultimative Ziel eines Chiplet-basierten Prozessors ist es, die Leistung beizubehalten oder zu verbessern und gleichzeitig die Gesamtproduktionskosten im Vergleich zu herkömmlichen monolithischen ICs zu senken. Die Wirksamkeit des Chiplet-Designs hängt in hohem Maße von den Gehäusetechniken ab, insbesondere von denen, die zur Verbindung mehrerer Chiplets eingesetzt werden, da sie die Gesamtleistung des Systems erheblich beeinflussen. Diese fortschrittlichen Halbleiter-Packaging-Technologien, die Ansätze wie 2,5D-IC, 3D-IC und High-Density Fan-out Wafer-Level-Packaging umfassen, werden unter dem Begriff "Advanced Semiconductor Packaging" zusammengefasst. Diese hochmodernen Techniken werden in dem IDTechEx-Forschungsbericht "Fortschrittliche Halbleiterverpackung 2023-2033" eingehend untersucht. Sie ermöglichen die Konvergenz mehrerer Chiplets, die häufig an unterschiedlichen Prozessknotenpunkten hergestellt werden, auf einem einzigen Substrat. Diese Konvergenz wird durch die Verwendung von kompakten Bump-Größen ermöglicht, wodurch eine höhere Verbindungsdichte und bessere Integrationsmöglichkeiten geschaffen werden.
 
Betrachten wir die derzeitige Landschaft der fortschrittlichen Halbleiter-Packaging-Technologien in der Industrie am Beispiel des Server-CPU-Sektors. Während die meisten aktuellen Server-CPUs auf monolithischen System-on-Chip (SoC)-Designs basieren, sind bemerkenswerte Entwicklungen zu verzeichnen. Im Jahr 2021 kündigte Intel seine kommende Server-CPU Sapphire Rapids an, die einen neuartigen Ansatz verfolgen wird. Diese CPU der nächsten Generation wird als Vier-Chip-Modul aufgebaut sein, das über Intels Embedded Multi-die Interconnect Bridge (EMIB) miteinander verbunden ist und eine fortschrittliche 2,5D-Halbleiter-Packaging-Lösung darstellt.
 
Gleichzeitig hat AMD die Möglichkeiten der fortschrittlichen 3D-Halbleitergehäusetechniken genutzt, um die Leistung von Server-CPUs zu verbessern. Bei seiner neuesten Server-CPU, dem Milan-X (der im März 2022 auf den Markt kommt), setzt AMD eine 3D-Packaging-Strategie ein, bei der ein Cache-Die direkt auf dem Prozessor gestapelt wird. Diese Innovation führt nach Angaben von AMD zu einer bemerkenswerten Steigerung der Verbindungsdichte um mehr als das 200-fache im Vergleich zum herkömmlichen 2D-Packaging. Diese Entwicklungen beschränken sich nicht nur auf CPUs; im Bereich der Rechenzentren wurden auch fortschrittliche Halbleiter-Gehäusetechnologien für andere Komponenten, wie z. B. Beschleuniger, integriert. NVIDIA, ein wichtiger Akteur, nutzt seit 2016 die 2,5D-Gehäusetechnologie von TSMC, bekannt als Chip on Wafer on Substrate (CoWoS), für seine High-End-GPU-Beschleuniger.
 
Dieser sprunghafte Anstieg, den sowohl Intel als auch AMD mit ihren hochmodernen Produkten vorweisen können, deutet auf eine zunehmende Nutzung fortschrittlicher Halbleiter-Gehäusetechnologien in der gesamten Branche hin. Der Trend geht über Server-CPUs hinaus und umfasst eine Vielzahl von Komponenten für Rechenzentren. Im Zuge der Weiterentwicklung der Branchenlandschaft werden diese innovativen Packaging-Methoden eine entscheidende Rolle bei der Verbesserung von Leistung, Integration und Effizienz spielen.
 
Die Entwicklung des Halbleitergehäuses. Quelle: IDTechEx-Bericht "Advanced Semiconductor Packaging 2022-2032"
 
In absehbarer Zukunft (über einen Zeitraum von 10-15 Jahren) wird der Automobilsektor aufgrund der steigenden Anforderungen an die Datenverarbeitung und der Notwendigkeit einer großen Bandbreite bei minimalem Stromverbrauch eine ähnliche Entwicklung durchlaufen wie der Cloud- und High-Performance-Computing-Markt (HPC). Diese Entwicklung beinhaltet die Integration verschiedener geistiger Eigentumsrechte (IP) und Siliziumelemente auf Gehäuseebene, um wesentliche Funktionen und optimale Leistung zu erreichen. Im Zusammenhang mit Computerprozessoren für autonome Fahrzeuge (AV) wird die Gehäuselandschaft die Verschmelzung mehrerer Siliziumkomponenten innerhalb desselben Gehäuses erleben, wobei fortschrittliche 2,5D- und 3D-Designansätze umgesetzt werden.
 
Angesichts der steigenden Nachfrage nach Hochleistungsrechnern in Fahrzeugen und der Notwendigkeit einer kontinuierlichen Leistungssteigerung wird es eine rasche Entwicklung der Technologie für Computer in Fahrzeugen geben. Sub-3nm-Knotengrößen, Chiplet-Designs, verstärkter Einsatz von KI-Beschleunigung, 2,5D-Packaging und sogar 3D-Packaging werden zum normalen Bestandteil von HPC für autonome Technologien in Autos. Computer werden schon seit Jahrzehnten in Autos eingesetzt, aber die kommenden Technologien werden ein durchschnittliches Auto von heute wie ein Festnetzanschluss in einer Welt der Smartphones aussehen lassen.
 
Weitere Informationen zu diesem Bereich finden Sie unter "Halbleiter für die Automobilindustrie 2023-2033", "Autonome Autos, Robotaxis und Sensoren 2024-2044" und "Fortschrittliche Halbleiterverpackung 2023-2033". IDTechEx bietet auch von Experten geführte Daten und Analysen zu diesen Themen im Rahmen eines Market Intelligence-Abonnements an - erfahren Sie mehr unter
 
Dieser Artikel stammt aus "Technology Innovations Outlook 2024-2034", einem kostenlosen Magazin mit von Analysten verfassten Artikeln von IDTechEx, die Einblicke in eine Reihe von Bereichen der technologischen Innovation geben, die aktuelle Situation bewerten und einen Ausblick auf das nächste Jahrzehnt geben. Sie können das Magazin in voller Länge unter www.IDTechEx.com/Magazine lesen.