コ・パッケージド・オプティクス（CPO）市場の展望とパッケージング技術動向

64x400Gbpsや32x800Gbpsのプラグ着脱可能な光トランシーバーモジュールの採用をきっかけに、ここ10年でデータセンターのイーサネットスイッチの容量は0.64Tbpsから25.6Tbpsへと急増しました。しかし、これらの高速モジュールは、現在の規格において重大な課題を抱えています。電気/光コネクタの密度が要求されていることのほか、消費電力の上昇などの問題が挙げられます。

 

モジュール当たり800Gbps以上をサポートする次世代光エンジンを実現するには、通信速度を2倍にし、最低でも1レーン当たり100Gbpsにしなければなりません。通信速度を上げると、スイッチソケット、マザーボード、エッジコネクタの各所でシグナル・インテグリティ（信号の品質）に大きな問題が生じ、SerDesインターフェースでの電力損失も増加します。こうしたシグナル・インテグリティの問題から、将来のイーサネットスイッチではI/Oの消費電力がスイッチ主要部の消費電力を上回る可能性があります。また、標準的なプラグ脱着式モジュールの集積密度はQSFP・OSFP規格の制約を受けるため、まだ広く普及していない高度な熱管理ソリューションが必要になります。

 

CPO（コ・パッケージド・オプティクス）は、こうした課題に対する有望なソリューションです。従来のプラグ脱着式のモジュールとは異なり、CPOでは光モジュールをスイッチのASIC基板上に直接組み込むため、電気信号で伝送される範囲が短くなり、シグナル・インテグリティの問題にも効果的に対処できます。この手法は大手データセンターの間で支持を得ています。しかし、CPOのパッケージング戦略の最適化は、引き続き業界で議論・発展中のテーマであることに変わりはありません。IDTechExの最新調査レポート 『CPO（コ・パッケージド・オプティクス） 2025-2035年： 技術、市場、予測』では、CPO技術とその採用を可能にするパッケージング技術の進歩について取り上げています。

 

 

 

データセンターへのCPO導入は、I/O帯域幅の向上とエネルギー消費量の削減が目的です。フォトニック集積回路（PIC）を電子集積回路（EIC）やスイッチICとどう組み合わせるかは、面積当たりやエッジでの帯域幅密度だけでなく、パッケージングの寄生成分にも大きな影響を与える可能性があります。これらの要因はトランシーバーのI/O帯域幅とエネルギー効率に直接影響します。つまり、集積が不適切だとシリコンフォトニクスの利点を打ち消しかねないということになります。

 

CPOの場合、さまざまな方法を用いてフォトニック部品と電子部品の集積を実現できますが、どの方法にも一長一短があります。まだ研究開発段階にあるとはいえ、最も先を行っているのが3Dモノリシック集積です。3Dモノリシック集積では、変更を最小限にとどめつつ、現行のプロセスノードの範囲内でフォトニック部品を組み込み、アクティブフォトニクスと駆動電子回路を同じダイの中に搭載します。そのため、寄生成分が抑えられ、接点となるパッドやバンプが不要になることでパッケージングも簡素化されます。しかし、モノリシック集積では旧式のCMOSノードを使用することが一般的であるため、フォトニック性能が最適とは言えず、エネルギー消費量も多くなります。こうした制約はあるものの、3Dモノリシック集積はインピーダンス不整合を最小限に抑え、パッケージングも簡素化されています。

 

逆に2D集積では、PICとEICがPCB上に並べて配置され、ワイヤボンドやフリップチップによって接続されます。この方法は簡単明瞭でコスト効率も高いのですが、寄生インダクタンスが大きくなり、シングルエッジ接続によってI/Oの総数が制約を受けます。2D集積はパッケージングが容易な反面、ワイヤボンドに依存するためトランシーバーの帯域幅が制限され、エネルギー消費量も増加し、高性能用途では効率が落ちます。

 

3Dハイブリッド集積では、TSV（シリコン貫通電極）、高密度ファンアウト、Cu-Cuハイブリッドボンディング、アクティブフォトニクスインターポーザなどの各種先端半導体パッケージング技術を使用してEICをPIC上に載せることでより先進的なソリューションを実現し、寄生成分を大きく抑えています。3D集積に先端半導体パッケージング技術を用いると、高密度なピッチが可能になり、性能が向上します。しかし、EICで発生した熱がPICに影響を及ぼす可能性など、放熱性が課題として残っており、高度な熱管理ソリューションが必要です。こうした熱的課題があるものの、パッケージングの寄生成分を最小限に抑えられることから、3Dハイブリッド集積は性能の向上を実現します。

 

2.5D集積は、EICとPICの双方をパッシブインターポーザ上にTSVとともにフリップチップ実装するという、妥協策としての役割を果たすものです。この手法では、3D集積と同様に、寄生成分が扱いやすく高密度なピッチを実現できますが、インターポーザの配線が必要になることで複雑さが増します。2.5D集積は性能、コスト、製造所要時間のバランスが取れていますが、3Dハイブリッド集積と比較すると寄生成分が大きくなってしまいます。

 

結論として、どの集積方法にも、性能、複雑さ、コストの間でトレードオフがあるため、具体的な用途の要件や制約を基に選択することになります。

 

IDTechExは、CPO(Co-Packaged Optics)市場は2035年までに12億米ドルを超え、2025年から2035年までのCAGRは28.9%と堅調に成長すると予測しています。各スイッチに最大16個のCPO PICが組み込まれる可能性があることから、CPOネットワークスイッチが収益創出の柱になると見られています。高度なコンピューティング用途における高速データ処理・通信の需要増に対応するべく、AIアクセラレータごとに1個の光インターコネクトPICが通常使用されることから、AIシステム向けの光インターコネクトが市場の約20%を占めることになる見込みです。

 

 

IDTechExの最新調査レポート 『CPO（コ・パッケージド・オプティクス） 2025-2035年： 技術、市場、予測』では、Co-Packaged Optics技術の最新の進歩について幅広く調査しています。主要な技術革新とパッケージング動向を深く掘り下げ、バリューチェーン全体の包括的な分析を提供します。また、主要な業界プレイヤーの活動を徹底的に評価し、詳細な市場予測を行い、CPOの採用が将来のデータセンターアーキテクチャーの景観をどのように再構築するかを予測しています。

 

本レポートの中心は、Co-Packaged Optics技術の礎石として先進半導体パッケージングを認識することにあります。IDTechExは、様々な半導体パッケージング技術がCPOの領域で果たす可能性のある役割を理解することに重点を置いています。

 

 

 

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